2015.07.13

高精度アナログ回路設計において、素子ミスマッチは重要なパラメータの1つとなっています。
MOSFETにおける素子ミスマッチの主要因は、離散不純物揺らぎによる局所空乏化です。
しかし、STI構造を持つMOSFETではSub-threshold Humpと呼ばれるIV波形のコブによる影響も
強くなっており、低消費電力向け高精度アナログ回路設計を困難にしています。

PDKにはSub-threshold humpのモデルは組み込まれていない為、回路シミュレーションで
モンテカルロ解析を行って問題無かったとしても、実機にて想定外の仕様未達となるケースが
あります。
Sub-threshold humpの発生はプロセスエンジニアでも見逃してしまう事や、発見しても完全に
抑制することが困難であったり、同じプロセスでもロットやウェハ毎に発生度が異なる為、
モデル化が困難な状況にあります。実際にはPDKの5倍以上のミスマッチとなっているものもあります。

実機評価において、高温時の特性はシミュレーションと良く一致しているのに、低温時に不一致
となってしまう場合、Sub-threshold Humpの影響が懸念されます。

弊社では、素子ミスマッチ特性に詳しいシニアエンジニアが、お客様がご使用するプロセスの
Sub-threshold Humpの発生度を判断し、最適な素子動作点の設定をアドバイスさせて頂きます。
これにより、設計手戻り時間を縮小し、回路開発期間の短縮に貢献させていただきます。

まずは、安心して今後の回路設計をして頂く為にも、Sub-threshold Humpの発生度調査は
いかがでしょうか?
お気軽にご依頼いただけるリーズナブルな価格設定と短納期のご要求にも柔軟に対応いたします。

お問い合わせはコチラ→ info@modech.co.jp