2010.08.25

先月号の当メルマガでお伝えしましたように、来る9月22日にSSDMで東京工業大学 松澤研究室と弊社の共同研究の成果Phase 1の成果を発表いたしますが、次の段階の研究計画がすでに決定いたしました。

Phase 2ではPhase 1の結果を基に順方向VBでのNチャネルMOSFETの電気的な振舞いを物理的に解析し、プロセスに依存したコンパクトモデルを研究いたします。
また、開発後のモデルはVerilog-Aで記述し市販の回路シミュレータで問題なく動作しますように最適化いたします。

研究の流れは以下のようになります。

  1. Halo Implantの濃度や深さと空乏層幅の物理的解析
  2. TCADシミュレーションとの比較
  3. デバイス測定評価
  4. 速度飽和モデルの改良
  5. MoDeCH-SPICEでのモデル検証・改良
  6. モデル完成後、Verilog-Aでのモデル入れ込み
  7. パラメータ抽出
  8. 別プロセスでのデバイスTEG作成
  9. 測定・パラメータ抽出
  10. 論文執筆

成果などにつきましては、本メルマガにて逐次お知らせいたしますので弊社サービスと同様、どうぞご期待ください。